2005-2009 博士，上海大學(xué)通信與信息系統(tǒng)專業(yè)，SoC可測性設(shè)計(jì)方向

2001-2003 碩士，上海大學(xué) 電子與通信工程專業(yè)，軟件無線電方向

1983-1987 學(xué)士，上海科技大學(xué)電子儀器與測量技術(shù)專業(yè)，電子測量方向

1987年-迄今上海大學(xué)（原上�？萍即髮W(xué)），歷任講師，副研究員，研究員。

主講本科生課程：系統(tǒng)集成電路設(shè)計(jì)、集成電路設(shè)計(jì)、DSP應(yīng)用。

主講研究生課程：數(shù)字集成電路的可測試性設(shè)計(jì)、集成電路測試、SOC（片上系統(tǒng)）設(shè)計(jì)、超大規(guī)模集成電路EDA軟件介紹、DSP應(yīng)用、微電子EDA軟件和大規(guī)模集成電路設(shè)計(jì)。

指導(dǎo)碩士研究生：畢業(yè)19名，在讀14名。指導(dǎo)本科生畢業(yè)設(shè)計(jì)：53名。1991-1998年 在上海高創(chuàng)交通監(jiān)控有限公司（原上�？萍即髮W(xué)校辦企業(yè)）任高級(jí)工程師。

超大規(guī)模集成電路設(shè)計(jì)與SoC可測性設(shè)計(jì)研究。

上海市科技發(fā)展重點(diǎn)領(lǐng)域技術(shù)預(yù)見專家組成員，多個(gè)國際會(huì)議和國內(nèi)期刊審稿人。

近期研究開發(fā)工作：

2004-2007年主持完成上海市科委AM基金國際合作項(xiàng)目“應(yīng)用于SoCTop層ST-Bus結(jié)構(gòu)可測性設(shè)計(jì)方法研究”（項(xiàng)目編號(hào)：0415）。2005-2007年參與完成上海市科委SDC項(xiàng)目“以太無源光網(wǎng)媒質(zhì)訪問控制器芯片設(shè)計(jì)”（項(xiàng)目編號(hào)：057062019）。2004-2006年主持完成上海市教委科技基金項(xiàng)目“基于VAC-SoC的CScan-TBus可測性設(shè)計(jì)方法研究”（項(xiàng)目編號(hào)：04AB62）。2005年主持完成國家863計(jì)劃子項(xiàng)目“疊加圖文信息于標(biāo)準(zhǔn)模擬視頻信號(hào)用VAC IP標(biāo)準(zhǔn)化與產(chǎn)業(yè)化”（項(xiàng)目編號(hào)：2005AA1Z1177）。2002-2004年主持完成上海市科委PDC項(xiàng)目“VAC-VSS數(shù)�；旌螦SIC設(shè)計(jì)與研究”（項(xiàng)目編號(hào)：027062031）2000-2001年主持完成復(fù)旦大學(xué)專用集成電路與系統(tǒng)國家重點(diǎn)實(shí)驗(yàn)室開放課題“專用VAD集成電路設(shè)計(jì)與測試研究”。承擔(dān)項(xiàng)目：

2008-2010年主持上海市科委“科技創(chuàng)新行動(dòng)計(jì)劃”項(xiàng)目“10G-EPON 媒質(zhì)訪問控制器芯片研究”（項(xiàng)目編號(hào)：08706201000）。2008-2010年主持上海市科委“上海-應(yīng)用材料研究與發(fā)展基金”國際合作項(xiàng)目“基于雙重均衡策略的HDTV視頻解碼SOC DFT架構(gòu)研究” （項(xiàng)目編號(hào)：08700741000）。

1．Zhang Jinyi, Yang Xiaodong, Zhang Dong, et al. Test Scheduling of SOC IP Interconnect for Static and SI faults [C]. 2009 IET International Communication Conference on Wireless Mobile & Computing (CCWMC2009), Dec. 7-9, 2009, Shanghai, China, 2009: 102-105（EI收錄）

2．Jinyi Zhang, Wanlin Cai, Jiao Li, et al. Scheduling of Balancing WSC for Minimum IP Testing Time [C]. 2009 IET International Communication Conference on Wireless Mobile & Computing (CCWMC2009), Dec. 7-9, 2009, Shanghai, China,2009: 500-503（EI收錄）

3．ZHANG Dong,ZHANG Jin-Yi, YANG Xiao-Dong, et al. A scheduling method based on virtual flattened architecture for Hierarchical SOC [J]. Journal of Shanghai University ( English Edition), Dec.2009, 13(6): 433-437

4．Chen Guanghua, HuDengji,Zhang Jin-Yi. Efficient VLSI Architecture of CAVLC Decoder with Power Optimized [J]. Journal of Shanghai University ( English Edition), Dec.2009, 13(6): 462-465

5．Zhang Jinyi, Zhang Dong, Yang Xiaodong, et al. A Scan Chains Combined-Balance Strategy for Hierarchical SoC DFT [C]. The IEEE 8International Conference on ASIC (ASICON 2009), Changsha, China, Oct. 20-23, 2009, 1: 617-620（EI收錄）

6．王佳，張金藝，林峰等. Wrapper掃描鏈均衡與系統(tǒng)芯片測試調(diào)度的聯(lián)合優(yōu)化算法 [J]. 上海大學(xué)學(xué)報(bào)（自然科學(xué)版），2009，8月，15（4）：336-341

7．Zhang Jinyi, Jiang Yanhui, Lin Feng, et al. Multi-clock SOC Test schedule based on TWC&S [C]. Proceedings of 2008 International Conference on Electronic Packaging Technology & High Density Packaging (ICEPT-HDPu201908), Shanghai China, Jul.28-31, 2008: 415-418 (ISTP: 000260248800087, EI: 20084011615670)

8．Zhang Jinyi, Yang Xiaodong, et al. A March-CL Test for Interconnection Faults of SOC [C]. Proceedings of 2008 International Conference on Electronic Packaging Technology & High Density Packaging (ICEPT-HDPu201908), Shanghai China, Jul.28-31, 2008: 410-414 (ISTP: 000260248800086, EI: 20084011615669)

9．Zhang Jinyi, Wang Jia, Lin Feng, et al. Research on the characteristics theory of reverse SoC TAM design based dual-balanced strategy [C]. Proceedings of 2008 International Conference on Electronic Packaging Technology & High Density Packaging (ICEPT-HDPu201908), Shanghai China, Jul.28-31, 2008: 419-423 (ISTP: 000260248800088, EI: 20084011615671)

10．Li Jiao,Zhang Jinyi. Optimization of hierarchical SOC test time based on genetic algorithm [C]. Proceedings of 2008 International Conference on Electronic Packaging Technology & High Density Packaging (ICEPT-HDPu201908), Shanghai China, Jul.28-31, 2008: 424-427 (ISTP: 000260248800089, EI: 20084011615672)

11．Shi Hui, Ran Feng,Zhang Jinyi. Combinational Test Generation for Transition Faults in Acyclic Sequential Circuits [C]. Proceedings of 2008 International Conference on Electronic Packaging Technology & High Density Packaging (ICEPT-HDPu201908), Shanghai China, Jul.28-31, 2008: 398-402 (ISTP: 000260248800083, EI: 20084011615666)

12．Jinyi Zhang, Feng Lin, Yanhui Jiang, et al. TAM Optimization and Test Scheduling for SoC Based on Zigzag Design Flow [C]. Proceedings of the IET International Communication Conference on Wireless Mobile & Sensor Networks (IET CCWMSNu201907), Shanghai China, Dec. 12-14, 2007: 928-931 (EI: 20091311975701)

13．JinyiZhang, Jia Wang, Feng Lin, et al. IBPTB-based Test Scheduling [C]. Proceedings of the IET International Communication Conference on Wireless Mobile & Sensor Networks (IET CCWMSNu201907), Shanghai China, Dec.12-14, 2007: 932-935 (EI: 20091311975703)

14．左慶華，張金藝，周俊. 基于FPGA的動(dòng)態(tài)圖文顯示片上系統(tǒng)[J]. 微計(jì)算機(jī)應(yīng)用，2007.11，28（11）：1183-1187

15．Jinyi Zhang, Qinghua Zuo, Tianbao Zhang. Reducing the Power Consumption of the AES S-Box by SSC [C]. Proceedings of 2007 International Conference on Wireless Communications, Networking and Mobile Computing (IEEE WiCOMu20192007), Shanghai China, Sep. 21-25, 2007, 3: 2226-2229 (EI: 080311027707)

16．Jinyi Zhang, Tianbao Zhang, Yun Feng, et al. An Adjustable Clock Scan Structure for Reducing Testing Peak Power [C]. Proceedings of 2007 8 International Conference on Electronic Measurement & Instruments (IEEE ICEMIu20192007), Xian China, Aug. 16-18, 2007, 4: 373-377 (ISTP: 000251177300087, EI: 20083811550255)

17．JinyiZhang, Qingfeng Zhang, Jiao Li. A Novel TPG Method for Reducing BIST Test-Vector Size [C]. Proceedings of 2007 International Symposium on High Density Packaging and Microsystem Integration (HDPu201907), Shanghai, China, Jun. 26-28, 2007: 396-399 (ISTP: 000249124500093)

18．JinyiZhang, YunFeng, JianghuaGui. A Test Wrapper Architecture for Hierarchical Cores [C]. Proceedings of 2007 International Symposium on High Density Packaging and Microsystem Integration (HDPu201907), Shanghai, China, Jun. 26-28, 2007: 384-388 (ISTP: 000249124500090)

19．JinyiZhang, JianghuaGui, YunFeng. The Application of Two-dimensional Cellular Automata in Logic BIST [C]. Proceedings of 2007 International Symposium on High Density Packaging and Microsystem Integration (HDPu201907), Shanghai, China, Jun. 26-28, 2007: 367-371 (ISTP: 000249124500086)

20．張金藝，熊艷爽. 基于安全充分捕獲技術(shù)的多時(shí)鐘數(shù)字系統(tǒng)測試矢量生成[J]. 上海大學(xué)學(xué)報(bào)（自然科學(xué)版），2007.2，13（1）：4-9

2001-2009年期間共發(fā)表論文四十余篇近三年授權(quán)與申請(qǐng)的專利：

1．張金藝，李嬌，王佳等. 片上系統(tǒng)中嵌入式邏輯芯核的故障測試系統(tǒng). 發(fā)明專利，申請(qǐng)?zhí)?00910053852.6，申請(qǐng)日期2009.6.26

2．李嬌，張金藝，施慧等. 10G-EPON MAC（V1.0）芯片. 集成電路布圖設(shè)計(jì)登記專利，授權(quán)號(hào)BS. 09500563.3，授權(quán)日期2009.12.1

3．張金藝，李嬌，盛強(qiáng)等. 集成電路片上系統(tǒng)中故障的測試系統(tǒng)和方法. 發(fā)明專利，授權(quán)專利號(hào)ZL200510026242.9，授權(quán)日期2009.5.27

4．張金藝，李嬌，張雪凡等. Ad Hoc無線傳感網(wǎng)絡(luò)節(jié)點(diǎn)報(bào)文編/解碼芯片. 集成電路布圖設(shè)計(jì)登記專利，授權(quán)專利號(hào)08500160.0，授權(quán)日期2008.7.25

5．張金藝，張雪凡，李嬌等. 無線傳感網(wǎng)絡(luò)節(jié)點(diǎn)報(bào)文信息糾錯(cuò)編碼/解碼用芯片. 發(fā)明專利，申請(qǐng)?zhí)?00710042742.0，申請(qǐng)日期2007.6.26. 公告號(hào)101079682，公告日期2007.11.28

6．張金藝，張俊杰，葉家駿等. SHU2007（ONU IP0702）. 集成電路布圖設(shè)計(jì)登記專利，授權(quán)專利號(hào)BS.07500019.9，授權(quán)日期2007.11.26

7．張金藝，張俊杰，李明等. SHU2006（ONU IP0606）. 集成電路布圖設(shè)計(jì)登記專利，授權(quán)專利號(hào)BS.06500402.7，授權(quán)日期2007.3.7

2001-2009年期間以第一人申請(qǐng)和獲授權(quán)有關(guān)集成電路發(fā)明專利4項(xiàng)、實(shí)用新型專利2項(xiàng)，集成電路布圖設(shè)計(jì)登記8項(xiàng)。著作：

DSPs原理與應(yīng)用教程[M].清華大學(xué)出版社，北京，2007年11月，出版號(hào)：ISBN 978-7-302-15354-2（第2作者）