朱慧瓏，中國科學(xué)院微電子研究所研究員，博士生導(dǎo)師.

1982年9月獲中國科學(xué)技術(shù)大學(xué)物理系學(xué)士學(xué)位；

1988年9月獲北京師范大學(xué)物理博士學(xué)位。

1990年至2009年，先后在美國Argonne國家實驗室、UIUC、DEC、Intel、IBM等任職。

現(xiàn)任中國科學(xué)院微電子研究所研究員，博士生導(dǎo)師。

研究方向為超大規(guī)模集成電路器件與集成工藝的前瞻性研究。

個人成就

2000年-2009年 IBM半導(dǎo)體研究和開發(fā)中心(SRDC), 位于紐約的Hopewell Junction。.提出了多項提高芯片性能的核心技術(shù)方案，其中包括雙應(yīng)力薄膜（Dual Stress Liner）、應(yīng)力近臨技術(shù)（stress proximity technique）、減薄柵極的應(yīng)變MOSFET等。較系統(tǒng)地研究了鍺和銻在SixGe1-x體系中的擴散現(xiàn)象，提出了新的數(shù)學(xué)模型及解析解法，并第一次給出了精確描述鍺和銻在SixGe1-x體系中擴散系數(shù)的公式。

1998年-2000年 　英特爾(Intel), 位于加利福尼亞州的Santa Clara。　研究和開發(fā)極大規(guī)模集成電路和芯片制造工藝的建模與仿真軟件。開發(fā)模擬芯片制造工藝(CMOS, 半導(dǎo)體存儲器, 離子注入, 摻雜擴散, …)的軟件, 并用于模擬CMOS器件的生產(chǎn)制造過程。指導(dǎo)公司與大學(xué)之間的研究合作工作。

1996年-1998年　數(shù)字設(shè)備公司(DEC), 位于馬薩諸塞州的Hudson。研究和開發(fā)大規(guī)模集成電路和芯片制造工藝的模型與仿真。設(shè)計實驗并用于校準硼和磷的擴散模型;并應(yīng)用這些模型來模擬亞微米CMOS器件的制造過程; 參與器件的工藝設(shè)計。指導(dǎo)公司與大學(xué)之間的研究計劃。

1992年-1996年　伊利諾伊大學(xué)厄巴納-尚佩恩分校（UIUC）材料研究實驗室(MRL)，位于伊利諾伊州的Urbana-Champaign· 用分子動力學(xué)研究納米粒子燒結(jié)過程的先驅(qū)之一； 第一次發(fā)現(xiàn)了納米粒子超快速燒結(jié)（幾十微微秒）的現(xiàn)象并給出了理論解釋。據(jù)不完全統(tǒng)計，此項工作他引達139次。

1990年-1992年　美國阿貢國家實驗室(Argonne National Lab)材料科學(xué)部，位于伊利諾伊州的Argonne 。用分子動力學(xué)研究離子注入，原子混合，和原子擴散現(xiàn)象。

1988年-1990年　北京師范大學(xué)低能核物理研究所, 北京。 從事原子擴散，離子注入表面該性和核反應(yīng)堆輻射損傷的理論物理研究。

2013年 新型太陽能硅片電池的研究，和水射流專家紀新剛合作研究了硅片的加工工藝。

納米器件關(guān)鍵工藝技術(shù)先導(dǎo)研究

獲獎及榮譽：· IBM全公司2007年度4名牽頭發(fā)明家(Leading Inventor)之一；· IBM半導(dǎo)體研究和開發(fā)中心2008年度的發(fā)明大師（Master Inventor）；　· 2項專利獲IBM杰出專利獎;　· 獲得IBM公司發(fā)明成就獎51次. 　代表論著： 1) H. Zhu et al, “Improving Yields of High Performance 65 nm Chips with Sputtering Top Surface of Dual Stress Liner,” VLSI 2007, pp180-181 2) H. Zhu et al, “On the Control of Short Channel Effect for MOSFETs with Reverse Halo Implantation” IEEE Electron Device Lett., vol. 28, no. 2, pp168-170, 2007。 3）H. Zhu, “Modeling of Impurity Diffusion with Vacancy-Mechanism in Diamond Lattice and Si1-xGex,” Electrochemical Society Proceedings Volume 2004-07, pp. 923-934 4) H. Zhu et al, “STRUCTURE AND METHOD TO ENHANCE STRESS IN A CHANNEL OF CMOS DEVICES USING A THIN GATE”, US Patent application number: US20060160317A1 5) H. Zhu et al, “Structure and method for manufacturing planar SOI substrate with multiple orientations”, US Patent number: US7094634. 6) H.S. Yang and H. Zhu, “Method and Apparatus for Increase Strained Effect in a Transistor Channel,” US Patents: US7118999 and US7462915 7) K. Lee and H. Zhu, “Method for slowing down dopant-enhanced diffusion in substrates and devices fabricated therefrom,” US Patent: US7163867 8) B. Doris et al, “Structure and method to enhance both nFET and pFET performance using different kinds of stressed layers” US Patent Application: US20050093030A1 9) H. Zhu and R. S. Averback, "Sintering processes of two nanoparticles: a study by molecular-dynamics simulations," Phil. Mag. Lett. 73, no.1, (1996): 27-33. 10) H. Zhu et al, “Molecular-Dynamics Simulations of a 10-keV Cascade in Beta-NiAl,” Philosophical Magazine A71 735-758, 1995 承擔(dān)科研項目情況：現(xiàn)擔(dān)任“22納米關(guān)鍵工藝技術(shù)先導(dǎo)研究與平臺建設(shè)”課題首席科學(xué)家, 該項目屬國家科技重大專項“極大規(guī)模集成電路制造裝備及成套工藝”.