學(xué)習(xí)及工作經(jīng)歷
1992年9月-1996年7月 湘潭大學(xué)，計(jì)算機(jī)科學(xué)與技術(shù)專業(yè)，本科畢業(yè)；
1996年9月-1999年7月 ；中國科學(xué)院計(jì)算技術(shù)研究所，計(jì)算機(jī)應(yīng)用技術(shù)專業(yè)，碩士畢業(yè)；
1999年9月-2001年7月 ；中國科學(xué)院計(jì)算技術(shù)研究所，計(jì)算機(jī)應(yīng)用技術(shù)專業(yè)，博士畢業(yè)；
2001年7月至今，就職于中國科學(xué)院計(jì)算技術(shù)研究所，現(xiàn)為中科院計(jì)算機(jī)系統(tǒng)結(jié)構(gòu)重點(diǎn)實(shí)驗(yàn)室副研究員、博士生導(dǎo)師。
國內(nèi)外學(xué)術(shù)任職情況
2000年，加入IEEE Computer Society，現(xiàn)為IEEE Member；
2004年10月，任中國計(jì)算機(jī)學(xué)會(huì)（CCF）容錯(cuò)專業(yè)委員會(huì)委員，現(xiàn)為CCF第六屆容錯(cuò)專業(yè)委員會(huì)秘書長。
擔(dān)任2007年IEEE亞洲測試會(huì)議（ATS07）程序委員會(huì)合作主席、2003年 IEEE 4th WRTLT程序委員會(huì)主席；2006年第四屆中國測試會(huì)議程序委員會(huì)主席、2004年第三屆中國測試會(huì)議程序委員會(huì)合作主席。
現(xiàn)研究內(nèi)容及主要工作
主要從事VLSI測試、可靠設(shè)計(jì)、模擬驗(yàn)證、可信計(jì)算領(lǐng)域的應(yīng)用基礎(chǔ)研究工作。主持完成國家自然科學(xué)基金1項(xiàng)，國家863項(xiàng)目1項(xiàng)。目前在研課題有國家973課題1項(xiàng)，國家自然科學(xué)基金面上項(xiàng)目2項(xiàng)，國家863課題1項(xiàng)。
⒈國家973課題：高性能處理芯片的設(shè)計(jì)驗(yàn)證與測試，2005年12月-2010年12月。
⒉國家自然科學(xué)基金面上項(xiàng)目：避免過度測試的時(shí)延測試方法，2008年1月-20010年12月。
⒊國家自然科學(xué)基金面上項(xiàng)目：面向串?dāng)_的時(shí)延測試，2007年1月-2009年12月。
⒋國家863項(xiàng)目：可信計(jì)算平臺(tái)軟硬件系統(tǒng)安全測試評(píng)估模型、測試方法以及測試自動(dòng)化技術(shù)，2007年7月-2010年12月。
主要科研成果及獲獎(jiǎng)情況
科研成果
發(fā)表SCI論文11篇，EI論文20余篇，IEEE國際會(huì)議論文30余篇。獲得3項(xiàng)發(fā)明專利授權(quán)、9項(xiàng)軟件登記。
獲獎(jiǎng)情況
⒈作為“龍芯CPU研究集體”主要成員，榮獲2003年度中國科學(xué)院杰出科技成就獎(jiǎng)。
⒉論文榮獲2005年SONY Research Award二等獎(jiǎng)。
⒊2002年度、2006年度計(jì)算所優(yōu)秀員工。2004年度優(yōu)秀共產(chǎn)黨員。
⒋2001年中國科學(xué)院“院長獎(jiǎng)學(xué)金特別獎(jiǎng)”。
⒌2001年“微軟學(xué)者”稱號(hào)。
代表性學(xué)術(shù)論文
⒈Huawei Li,Peifu Shen,and Xiaowei Li，“Robust Test generation for Precise Crosstalk-induced Path Delay Faults，” IEEE 24th VLSI Test Symposium (VTS06），Berkeley,CA,USA,pp.300-305,May 2006.
⒉Huawei Li,and Xiaowei Li，“Selection of Crosstalk-induced Faults in Enhanced Delay Test，” Journal of Electronic Testing: Theory and Applications,Vol.21,No.2,pp.181-195,2005.
⒊Huawei Li,Yinghua Min,and Zhongcheng Li，“Clustering of Behavioral Phases in FSMs and its Applications to VLSI test，” Science in China (Series F),Vol.45,No.6,pp.462-478,2002.
⒋Yinhe Han,Yu Hu,Xiaowei Li,Huawei Li,Anshuman Chandra，“Embedded Test Decompressor to Reduce the Required Channels and Vector Memory of Tester for Complex Processor Circuit”，IEEE Transactions on VLSI System,May 2007,Vol.15,No.5,pp.531-540.
⒌Yinhe Han,Xiaowei Li,Huawei Li,Anshuman Chandra，“Embedded Test Resource for SoC to Reduce Required Tester Channels Based on Advanced Convolutional Codes，” IEEE Transaction on Instrumentation and Measurement,Vol.55,No.2,pp.389-399,2006.
⒍Shuguang Gong,Huawei Li,and Xiaowei Li，“An Innovative Free Memory Design for Network Processors in Home Network Gateway，” IEEE Transactions on Consumer Electronics,Vol.51,No.4,pp.1182-1187,2005.
⒎Yinhe Han,Yu Hu,Xiaowei Li,Huawei Li,A. Chandra,Xiaoqing. Wen，“Wrapper Scan Chains Design for Rapid and Low Power Testing of Embedded Cores”，IEICE Transaction On Information and Systems,E88D ⑼，pp.2126-2134,2005.
⒏Yinhe Han,Huawei Li,Xiaowei Li,Anshuman Chandra,"Response Compaction for system-on-a-chip Based on Advanced Convolutional Codes",Science In China,(Series F),Vol.49,No.2,pp.262-272,2006.
⒐Yinhe Han,Yu Xu,Anshuman Chandra,Huawei Li,Xiaowei Li，“Test Resource Partitioning Based on Efficient Response Compaction for Test Time and Tester Channels Reduction” Journal of Computing Science and Technology,Vol.20,No.2,pp.201-210,2005.
⒑Huawei Li,Zhongcheng Li,and Yinghua Min，“Reduction of Number of Paths to be Tested in Delay Testing”，Journal of Electronic Testing: Theory and Applications,Vol.16,No.5,pp. 477-485,2000.
⒒Da Wang,Xiaoxin Fan,Xiang Fu,Hui Liu,Ke Wen,Huawei Li,Yu Hu,Xiaowei Li,Rui Li，“The Design-for-Testability Features of A General-Purpose Microprocessor，” IEEE International Test Conference 2007 (ITC07），Santa Clara,California,USA,Oct. 2007.
⒓Tong Liu,Huawei Li,Xiaowei Li,Yinhe Han,"Fast Packet Classification using Group Bit Vector",IEEE GLOBECOM 2006,USA,2006.
成果轉(zhuǎn)化（包括發(fā)明專利、軟件著作權(quán)登記、技術(shù)標(biāo)準(zhǔn)和技術(shù)轉(zhuǎn)移等）
授權(quán)發(fā)明專利：
⒈一種線間串?dāng)_減速效應(yīng)的時(shí)延測試生成方法，專利號(hào)：ZL200410034865.6
⒉電路時(shí)延測試方法，專利號(hào)：ZL001361163
⒊一種基于MIPS指令集的處理器的多線程實(shí)現(xiàn)方法和裝置，專利號(hào)：ZL200410050005.1
研究方向
VLSI測試、設(shè)計(jì)驗(yàn)證、可靠設(shè)計(jì)
所屬部門： 系統(tǒng)結(jié)構(gòu)重點(diǎn)實(shí)驗(yàn)室
專家類別： 正高
其他備注：
博導(dǎo)計(jì)算機(jī)系統(tǒng)結(jié)構(gòu)